应用FPGA硬件实现Ad Hoc网络路由协定的设计计划

>2019-05-27 13:34:00 来源:网络
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引言

Ad Hoc[1]网络具有无中央节制节点、路由多跳、拓扑静态等特色,可以或许或许用于不能预设网络举措措施的场合和必要疾速主动组网的场合,例如:战场、无人烟山区、救灾现场等[2]。因此Ad Hoc网络在当今社会具有非常普遍的应用场景。


静态源路由协定(Dynamic Source Routing)[3]是一种按需路由协定,是十分适用于Ad Hoc网络的路由协定。在DSR协定中,路由表的表项都是按需树立的。路由过期或链路断开,表项就失去感化了。为削减路由赓续树立而发生的网络开销,按需树立的路由都由源节点存储,用于与偏向节点通讯[4]。因此DSR协定的中央是管理各节点之间通讯的路由表项。

 

目前,国内外针对Ad Hoc网络的研究大多是基于软件的,应用的软件平台有NS2、GloMoSim、OPNET等。因此,DSR协定的中央功效——路由表项管理,也是基于软件实现的。目前为止,还未有基于FPGA实现DSR路由表项管理的先例。

 

应用硬件实现 DSR协定功效将削减功耗和延迟光阴,延长移动设备的电池应用光阴[5]。Ad Hoc网络中,颠末过程硬件与嵌入式芯片联系在一路,使得操纵速率的增长与功耗低落,处理光阴还可以或许用于其余操纵[6]。别的,应用硬件实现DSR协定可以或许更快地树立呼叫和更改静态拓扑[7]。因此,应用FPGA实现DSR路由表项管理具有很好的实际用途。

 

本文为在FPGA中支撑DSR协定的路由表项管理功效,设计一种基于有限状况机[8]的实现办法。本文的设计中,状况机包含一个初始状况和3个功效状况。有限状况机的3个功效状况一路结合实现路由存储、路由查找、路由删除的功效。有限状况机使得硬件代码相符时序电路的作风。别的,综合后的代码在电路物理实现时使得时延特性与功耗加倍优化[9]。

 

1 DSR路由表项管理的实现

1.1 全体计划

全体计划如图1所示,设计分为两个部分:路由管理有限状况机模块和路由管理模块。有限状况机根据必要跳转到分歧的功效状况,天生分歧的操纵使能,用以驱动路由管理模块对路由表项停止添加、查找、删除。路由管理模块实现对路由表项的操纵后,有限状况机从现有状况跳转回初态。

 

1.2 路由管理有限状况机

路由管理有限状况机的设计是基于DSR协定,有限状况机的状况跳转如图2所示。若必要查找一条路由时,状况机从IDLE状况跳转到路由查找状况并天生路由查找使能,当状况机收到查找操纵结束信号时,状况机跳转到IDLE状况;若必要删除路由时,状况机从IDLE状况跳转到路由删除状况并天生路由删除使能,当状况机收到删除操纵结束信号时,状况机跳转到IDLE状况;若必要存储一条路由时,状况机从IDLE状况跳转到路由缓存状况并天生路由存储使能给路由管理模块,当状况机收到路由存储操纵结束信号时,状况机跳转回IDLE状况。

 

1.3 路由管理模块

路由管理模块详细细化为4个模块:生计周期模块、路由写模块、路由读模块、路由删除模块。路由管理模块对路由表项的管理是颠末过程对路由BD(Buffer DescripTIon)和它的地址停止操纵实现的。BD包含路由的某些信息,例如:该路由所导向偏向节点IP地址、路由长度、路由表项存储单位的起始地址。根据一个BD就可以或许或许读取一条完备路由。

 

(1)路由写模块存储路由与天生该路由的BD。必要存储一条路由时,模块将该路由存储于RT表一个空条目(条目容量为16个周期数据长度)。同时天生一个新BD存入BD表。

 

(2)路由读模块实现两个功效:①读取一条有用路由;②查收统统包含断开链路的有用路由并反馈给路由删除模块。

 

(3)生计周期模块包含256个计数器(网络只支撑256个节点),为每个新BD设置生计周期。

 

(4)路由删除模块掩护一个有用BD地址的单向链表。路由存储时,将包含新BD地址的表项插入链表;路由查找时,查找一个有用BD地址;路由过期时,从链表中删除该条路由的有用BD地址表项;路由删除时,删除包含断开链路的路由有用BD地址的表项。

 

路由存储时,将路由存于RT表一个空条目。同时天生一个对该条目停止描述的BD并存于BD表中;它的地址被插入链表中,并为它设定生计周期。

 

路由管理原理如图3所示。查找路由时,首先读取链表尾条目,根据有用BD地址读取BD表一个有用BD,比对目标节点地址。若匹配,根据RT长度与有用RT地址读取RT表一条完备的路由。若不匹配,则根据链表指针读取链表的前一个条目,然后重复上面所述的操纵,直到偏向路由或许查完链表。路由过期即路由的BD过期,将包含该BD地址的条目从链表中删除。路由删除时,必要重复路由查找过程,读取全体有用路由,并逐条比对是否包含断开链路。将包含断开链路的BD地址条目从链表中剔除。删除操纵实现后,更新后一个条目标链表指针,使得链表完备。

 

试验仿真与阐发

2.1 全体功效仿真

图4是路由存储仿真结果。标号①是存储的路由信息,store_route_en是路由存储的使能,hop[31:0]路由数据周期数,did[31:0]目标节点地址,data_route[31:0]是路由数据。

 

图5、图6是路由查找仿真结果。did_to_rd_rt[31:0]是偏向节点地址。标号③与标号④分离是存储与读取的路由数据,两者是一样的,故路由查找结果正确。

 

图7与图8是路由删除仿真结果。标号①是存储的路由,标号③是必要删除路由包含的前端节点ID1与后端节点ID2地址。标号②是路由存储时插入链表的有用BD地址,标号④是路由删除后链表释放的BD地址。两者的数据同等,路由删除结果正确。

 

2.2 全体机能仿真与阐发

表1是一条路由存储的时延随周期变更的环境。由表1可知,跟着存储的路由周期变长,模块路由存储的时延均在166.4 ns阁下。

 

若路由不过期,每条路由固定长度且每次查找第一条存储路由,表2是长度为2周期的路由查找时延跟着条数变更环境。表3是长度为8周期的路由查找时延跟着条数变更环境。

 

由表2、表3可知,路由周期固定,跟着存储条数增长查找路由的时延疾速增长。在路由表中存储路由条数固定环境下,路由查找时延跟着路由长度的增长缓慢增长。路由查找的时延在ns级,说明查找速率很快。

 

表4是长度为2周期的路由境毖痈盘跏涓境。表5是长度为8周期的路由境毖痈盘跏涓境。

由表4、表5可知,在存储周期固定的路由环境下,跟着存储条数增长,删除路由的时延疾速增长,几乎是2倍的速率。在路由表中存储路由条数固定环境下,路由删除时延跟着路由长度的增长缓慢增长。 但路由删除的时延还在μs级如下,说明删除速率依然很快。从路由存储、查找、删除的结果阐发上来说,路由管理模块工作效力是非常高的。

 

模块设计应用vivado2015.2平台,开拓板采纳Xilinx的VC707,应用的设备是XC7VX485T。片上总功耗为28.379 W,模块功耗为11.755 W。片上各部分资源应用环境如表6所示。

 

由表6可见,应用硬件实现DSR路由表项管理所占用的硬件资源非常少,功耗十分小。

 

 结论

本文针对在FPGA中支撑DSR路由协定的中央内容路由表项管理提出了一种基于有限状况机的设计与实现办法。树立实现模子,应用vivado2015.2平台停止仿真,仿真结果很好地验证了预期偏向。颠末过程试验阐发,发现应用FPGA实现DSR路由表项管理时延非常,资源占用十分少,功耗很小。

 
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